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IDT70V9369L
High-Speed 3.3V 16K x 18 Dual-Port Synchronous Pipelined Static RAM
Pin Names
Industrial and Commercial Temperature Ranges
Left Port
CE 0L, CE 1L
R/ W L
OE L
A 0L - A 13L
I/O 0L - I/O 17L
CLK L
UB L
LB L
ADS L
CNTEN L
CNTRST L
FT /PIPE L
Right Port
CE 0R, CE 1R
R/ W R
OE R
A 0R - A 13R
I/O 0R - I/O 17R
CLK R
UB R
LB R
ADS R
CNTEN R
CNTRST R
FT /PIPE R
V DD
V SS
Names
Chip Enables (2)
Read/Write Enable
Output Enable
Address
Data Input/Output
Clock
Upper Byte Select (1)
Lower Byte Select (1)
Address Strobe Enable
Counter Enable
Counter Reset
Flow-Through / Pipeline
Power (3.3V)
Ground (0V)
5648 tbl 01
NOTES:
1. LB and UB are single buffered regardless of state of FT /PIPE.
2. CE 0 and CE 1 are single buffered when FT /PIPE = V IL ,
CE 0 and CE 1 are double buffered when FT /PIPE = V IH, i.e., the signals
take two cycles to deselect.
Truth Table I—Read/Write and Enable Control (1,2,3)
OE
X
X
X
X
X
X
L
L
L
H
CLK
↑
↑
↑
↑
↑
↑
↑
↑
↑
X
CE 0
H
X
L
L
L
L
L
L
L
L
CE 1
X
L
H
H
H
H
H
H
H
H
UB
X
X
H
L
H
L
L
H
L
L
LB
X
X
H
H
L
L
H
L
L
L
R/ W
X
X
X
L
L
L
H
H
H
X
Upper Byte
I/O 9-17 (4)
High-Z
High-Z
High-Z
DATA IN
High-Z
DATA IN
DATA OUT
High-Z
DATA OUT
High-Z
Lower Byte
I/O 0-8 (5)
High-Z
High-Z
High-Z
High-Z
DATA IN
DATA IN
High-Z
DATA OUT
DATA OUT
High-Z
Deselected –Power Down
Deselected –Power Down
Both Bytes Deselected
Write to Upper Byte Only
Write to Lower Byte Only
Write to Both Bytes
Read Upper Byte Only
Read Lower Byte Only
Read Both Bytes
Outputs Disabled
MODE
5648 tbl 02
NOTES:
1. "H" = V IH, "L" = V IL, "X" = Don't Care.
2. ADS , CNTEN , CNTRST = X.
3. OE is an asynchronous input signal.
3
6.42
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